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关于锁存器的问题是威盛的一道笔试题目。求大神指点啊!

发布时间:2019-07-28 06:57 来源:未知 编辑:admin

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  VerilogHDL语句综合出锁存器的原则是:如果在always语句中,某个变量没有在所有的条件分支(如if语句、case语句)中被赋值,那么就会综合出latch。

  (2)使用default分支语句,并在该语句中对所有在case语句中赋值的变量赋以默认值;

  (3)使用“full_case”综合指令。具体做法是:在程序中“case”关键字行的注释中插入指令“synthesisfull_case”。

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