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Verilog想写一个锁存器可以通过综合的

发布时间:2019-07-28 06:57 来源:未知 编辑:admin

  ,比如判断一个计数器计数到2,我要一个信号ce,初始ce=0,计数器器计数到2,ce=1,之后一直持续不变。下面这个写法怎么modelsim的ce信号拉不起来,Isim可以,这是什么情况?//写一个...

  ,比如判断一个计数器计数到2,我要一个信号ce,初始ce=0,计数器器计数到2,ce=1,之后一直持续不变。下面这个写法怎么modelsim的ce信号拉不起来,Isim可以,这是什么情况?

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  展开全部首先,你既然用到到边沿时序,就应用非阻塞赋值。否则会出现大量warnings或出错。即使如此,modelsim也是可以仿真的,如下及图所示:

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